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Mar 16, 2020 · 实际上vtrans_clk和vtrans分别应该是时钟翻转的电压和输入D信号的翻转电压，也就是要通过这两个值区分时钟信号和输入D信号的高低，难怪当时D触发器的输入不理我 。 这次也算是卡在小问题上了，小问题解决不了也就成了大问题了，还搞人心态。
May 1, 2011 · 菜鸟求助，还望各位不吝赐教～如题，d_ff参数中vlogic_high;vlogic_low;vtrans_clk;vtrans;tdel这些都是什么意思啊，怎么设置？ cadence D 触发器设置 ,EETOP 创芯网论坛 (原名：电子顶级开发网)
Dec 15, 2023 · VerilogA代码error求助 ,EETOP 创芯网论坛 (原名：电子顶级开发网)
Aug 16, 2016 · 想问一下DAC的Veriloga的代码中Vref和Vtrans的对应问题，Vref和输入范围、与ADC的输入有什么关系；Vtrans的设置里，输入的值不应该是数字码吗，0或者1，为什么这个vtrans还设置成2.5呢，求解
Oct 30, 2012 · 回复 4# abab1394 谢谢！请问你是不是做AMS仿真比较多啊？ 我是做analog的，如果我现在有一个模拟电路，里面一些开关需要用复杂的数字电路控制，我希望用hdl描述这部分数字电路，然后综合，最后在版图阶段将数字模拟连接。
Nov 26, 2012 · 最近在设计ADC，为实时观察输出数字和输入模拟电平，参考ahdl库里的模型自己动手写了个12bit的理想dac，发现输出电平随时间不是离散变化的，下降沿时能跟随数字输入信号迅速下降，但是上升时是缓慢上升，如下图所示： 我写的veriloga代码如下，请高手分析 ...
Feb 27, 2022 · 这是一个理想的采保，去看它的veriloga代码就可以知道，vtrans_clk其实是用来判断VCLK信号的高低电平用的。. VCLK的电平大于vtrans_clk，采样VIN信号，小于vtrans_clk，保持VIN信号。. 仿offset的话，要仿MC，看统计结果是不是满足正态分布，一般就是均值最好在0附近，sigma ...
EETOP 创芯网论坛 (原名：电子顶级开发网) 标题: VerilogA代码error求助 [打印本页] 作者: Ichika丶 时间: 2023-12-15 18:00 标题: VerilogA代码error求助 楼主是在学习模拟，现在需要搭建一个PFD（鉴频鉴相器）来进行行为级仿真验证 在网上抄了一段VerilogA代码 但是最后报syntax ...
Mar 1, 2022 · 注册. 求助:图一是我搭的sah_ideal的testbench 图二是sah_ideal的veriloga (里面说了vtrans_clk设置为2.5） 图三是我仿真结果 采保信号的工作原理是：vclk>vtrans_clk则采样；vclk<vtrans_clk则保持 我给vtrans_clk为2.5；vclk为3V的脉冲信号。. 但是我仿真结果显示一个周期内，vout一直 ...
Jun 4, 2021 · 請問不知道有沒有人有TestMAX Vtran安裝檔呢? 可以幫忙一下! 或是有人知道TestMAX Vtran是可以從 TetranMAX裡直接執行嗎??? 這點我一直很疑惑??? 有神人可以幫助小弟解答一下嗎??? 謝謝!
